RESPONSABILITÉS : • Piloter et gérer le flux d'intégration RTL-to-Post CTS pour des blocs hiérarchiques de grande taille et le SoC de niveau top. • Gérer l'intégration DFT au niveau bloc et top, incluant le scan stitching et l'implémentation des modes de test. • Intégrer de multiples IP et sous-systèmes (dont des PHY haute vitesse et des contrôleurs tels que UCIe, PCIe, HBM), en garantissant la connectivité de test et les contraintes de timing. • Définir et gérer les stratégies d'intégration hiérarchique, incluant le partitionnement, les recommandations de floorplanning et le budgétage des interfaces (timing, congestion, alimentation et test). • Développer, maintenir et valider les contraintes de timing et de test (SDC), y compris les scénarios multi-mode multi-corner (MMMC) couvrant les modes fonctionnel et test. • Piloter la fermeture du timing à travers la hiérarchie, incluant la correction setup/hold et l'implémentation des ECO post-CTS, avec une pleine maîtrise des chemins de test et de l'impact du scan. • S'assurer que les structures DFT sont correctement implémentées et préservées tout au long du place & route (chaînes de scan, logique de compression, points de test, boundary scan). • Collaborer étroitement avec les équipes logiciels embarqués et test pour valider les patterns fonctionnels et de test. • Gérer l'intégration des fonctionnalités de test : compression scan, MBIST, boundary scan (IEEE 1500, IEEE 1687). • Analyser les rapports STA en modes fonctionnel et test. • Développer des scripts d'automatisation (Tcl, Python, Bash, CMake) pour améliorer la robustesse des flux d'intégration et DFT. • Assurer la traçabilité de l'évolution des flux avec Git. PROFIL RECHERCHÉ : Formation et expérience : • Diplôme de Master en Génie électrique, Microélectronique ou domaine connexe. • 3 à 5 ans d'expérience pertinente en intégration de design numérique, conception physique ou intégration DFT. Compétences techniques indispensables : o Maîtrise du flux RTL-to-
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